基材	銅	層數(shù)	多面
絕緣層厚度	常規(guī)板	絕緣材料	有機樹脂
絕緣樹脂	環(huán)氧樹脂（EP）	阻燃特性	VO板

PCB 12層板廠家,PCB多層板

高速PCB設計指南之三
第三篇 高速PCB設計

（一）、電子系統(tǒng)設計所面臨的挑戰(zhàn)

　　隨著系統(tǒng)設計復雜性和集成度的大規(guī)模提高，電子系統(tǒng)設計師們正在從事100MHZ以上的電路設計，總線的工作頻率也已經(jīng)達到或者超過50MHZ，有的甚至超過100MHZ。目前約50% 的設計的時鐘頻率超過50MHz，將近20% 的設計主頻超過120MHz。
　　當系統(tǒng)工作在50MHz時，將產(chǎn)生傳輸線效應和信號的完整性問題；而當系統(tǒng)時鐘達到120MHz時，除非使用高速電路設計知識，否則基于傳統(tǒng)方法設計的PCB將無法工作。因此，高速電路設計技術已經(jīng)成為電子系統(tǒng)設計師必須采取的設計手段。只有通過使用高速電路設計師的設計技術，才能實現(xiàn)設計過程的可控性。


（二）、什么是高速電路

　　通常認為如果數(shù)字邏輯電路的頻率達到或者超過45MHZ~50MHZ，而且工作在這個頻率之上的電路已經(jīng)占到了整個電子系統(tǒng)一定的份量（比如說１／３），就稱為高速電路。
　　實際上，信號邊沿的諧波頻率比信號本身的頻率高，是信號快速變化的上升沿與下降沿（或稱信號的跳變）引發(fā)了信號傳輸?shù)姆穷A期結果。因此，通常約定如果線傳播延時大于1/2數(shù)字信號驅動端的上升時間，則認為此類信號是高速信號并產(chǎn)生傳輸線效應。
信號的傳遞發(fā)生在信號狀態(tài)改變的瞬間，如上升或下降時間。信號從驅動端到接收端經(jīng)過一段固定的時間，如果傳輸時間小于1/2的上升或下降時間，那么來自接收端的反射信號將在信號改變狀態(tài)之前到達驅動端。反之，反射信號將在信號改變狀態(tài)之后到達驅動端。如果反射信號很強，疊加的波形就有可能會改變邏輯狀態(tài)。
（三）、高速信號的確定

　　上面我們定義了傳輸線效應發(fā)生的前提條件，但是如何得知線延時是否大于1/2驅動端的信號上升時間？一般地，信號上升時間的典型值可通過器件手冊給出，而信號的傳播時間在PCB設計中由實際布線長度決定。下圖為信號上升時間和允許的布線長度(延時)的對應關系?！?br /> PCB 板上每單位英寸的延時為 0.167ns.。但是，如果過孔多，器件管腳多，網(wǎng)線上設置的約束多，延時將增大。通常高速邏輯器件的信號上升時間大約為0.2ns。如果板上有GaAs芯片，則最大布線長度為7.62mm。
設Tr為信號上升時間， Tpd 為信號線傳播延時。如果Tr≥4Tpd，信號落在安全區(qū)域。如果2Tpd≥Tr≥4Tpd，信號落在不確定區(qū)域。如果Tr≤2Tpd，信號落在問題區(qū)域。對于落在不確定區(qū)域及問題區(qū)域的信號，應該使用高速布線方法。

（四）、什么是傳輸線

PCB板上的走線可等效為下圖所示的串聯(lián)和并聯(lián)的電容、電阻和電感結構。串聯(lián)電阻的典型值0.25-0.55 ohms/foot，因為絕緣層的緣故，并聯(lián)電阻阻值通常很高。將寄生電阻、電容和電感加到實際的PCB連線中之后，連線上的最終阻抗稱為特征阻抗Zo。線徑越寬，距電源/地越近，或隔離層的介電常數(shù)越高，特征阻抗就越小。如果傳輸線和接收端的阻抗不匹配，那么輸出的電流信號和信號最終的穩(wěn)定狀態(tài)將不同，這就引起信號在接收端產(chǎn)生反射，這個反射信號將傳回信號發(fā)射端并再次反射回來。隨著能量的減弱反射信號的幅度將減小，直到信號的電壓和電流達到穩(wěn)定。這種效應被稱為振蕩，信號的振蕩在信號的上升沿和下降沿經(jīng)?？梢钥吹?。



（五）、傳輸線效應

基于上述定義的傳輸線模型，歸納起來，傳輸線會對整個電路設計帶來以下效應。
· 反射信號Reflected signals
· 延時和時序錯誤Delay & Timing errors
· 多次跨越邏輯電平門限錯誤False Switching
· 過沖與下沖Overshoot/Undershoot
· 串擾Induced Noise (or crosstalk)
· 電磁輻射EMI radiation

5.1 反射信號
　　如果一根走線沒有被正確終結(終端匹配)，那么來自于驅動端的信號脈沖在接收端被反射，從而引發(fā)不預期效應，使信號輪廓失真。當失真變形非常顯著時可導致多種錯誤，引起設計失敗。同時，失真變形的信號對噪聲的敏感性增加了，也會引起設計失敗。如果上述情況沒有被足夠考慮，EMI將顯著增加，這就不單單影響自身設計結果，還會造成整個系統(tǒng)的失敗。
反射信號產(chǎn)生的主要原因：過長的走線；未被匹配終結的傳輸線，過量電容或電感以及阻抗失配。


5.2 延時和時序錯誤
　　信號延時和時序錯誤表現(xiàn)為：信號在邏輯電平的高與低門限之間變化時保持一段時間信號不跳變。過多的信號延時可能導致時序錯誤和器件功能的混亂。
　　通常在有多個接收端時會出現(xiàn)問題。電路設計師必須確定最壞情況下的時間延時以確保設計的正確性。信號延時產(chǎn)生的原因：驅動過載，走線過長。

5.3 多次跨越邏輯電平門限錯誤
信號在跳變的過程中可能多次跨越邏輯電平門限從而導致這一類型的錯誤。多次跨越邏輯電平門限錯誤是信號振蕩的一種特殊的形式，即信號的振蕩發(fā)生在邏輯電平門限附近，多次跨越邏輯電平門限會導致邏輯功能紊亂。反射信號產(chǎn)生的原因：過長的走線，未被終結的傳輸線，過量電容或電感以及阻抗失配。

5.4 過沖與下沖
過沖與下沖來源于走線過長或者信號變化太快兩方面的原因。雖然大多數(shù)元件接收端有輸入保護二極管保護，但有時這些過沖電平會遠遠超過元件電源電壓范圍，損壞元器件。

5.5 串擾
　　串擾表現(xiàn)為在一根信號線上有信號通過時，在PCB板上與之相鄰的信號線上就會感應出相關的信號，我們稱之為串擾。
　　信號線距離地線越近，線間距越大，產(chǎn)生的串擾信號越小。異步信號和時鐘信號更容易產(chǎn)生串擾。因此解串擾的方法是移開發(fā)生串擾的信號或屏蔽被嚴重干擾的信號。
5.6 電磁輻射
EMI(Electro-Magnetic Interference)即電磁干擾，產(chǎn)生的問題包含過量的電磁輻射及對電磁輻射的敏感性兩方面。EMI表現(xiàn)為當數(shù)字系統(tǒng)加電運行時，會對周圍環(huán)境輻射電磁波，從而干擾周圍環(huán)境中電子設備的正常工作。它產(chǎn)生的主要原因是電路工作頻率太高以及布局布線不合理。目前已有進行 EMI仿真的軟件工具，但EMI仿真器都很昂貴，仿真參數(shù)和邊界條件設置又很困難，這將直接影響仿真結果的準確性和實用性。最通常的做法是將控制EMI的各項設計規(guī)則應用在設計的每一環(huán)節(jié)，實現(xiàn)在設計各環(huán)節(jié)上的規(guī)則驅動和控制。


（六）、避免傳輸線效應的方法
針對上述傳輸線問題所引入的影響，我們從以下幾方面談談控制這些影響的方法。

6.1 嚴格控制關鍵網(wǎng)線的走線長度
　　如果設計中有高速跳變的邊沿，就必須考慮到在PCB板上存在傳輸線效應的問題?，F(xiàn)在普遍使用的很高時鐘頻率的快速集成電路芯片更是存在這樣的問題。解決這個問題有一些基本原則：如果采用CMOS或TTL電路進行設計，工作頻率小于10MHz，布線長度應不大于7英寸。工作頻率在50MHz布線長度應不大于1.5英寸。如果工作頻率達到或超過75MHz布線長度應在1英寸。對于GaAs芯片最大的布線長度應為0.3英寸。如果超過這個標準，就存在傳輸線的問題。

6.2 合理規(guī)劃走線的拓撲結構
　　解決傳輸線效應的另一個方法是選擇正確的布線路徑和終端拓撲結構。走線的拓撲結構是指一根網(wǎng)線的布線順序及布線結構。當使用高速邏輯器件時，除非走線分支長度保持很短，否則邊沿快速變化的信號將被信號主干走線上的分支走線所扭曲。通常情形下，PCB走線采用兩種基本拓撲結構，即菊花鏈(Daisy Chain)布線和星形(Star)分布。
　　對于菊花鏈布線，布線從驅動端開始，依次到達各接收端。如果使用串聯(lián)電阻來改變信號特性，串聯(lián)電阻的位置應該緊靠驅動端。在控制走線的高次諧波干擾方面，菊花鏈走線效果最好。但這種走線方式布通率最低，不容易100%布通。實際設計中，我們是使菊花鏈布線中分支長度盡可能短，安全的長度值應該是：Stub Delay <= Trt *0.1.
　　例如，高速TTL電路中的分支端長度應小于1.5英寸。這種拓撲結構占用的布線空間較小并可用單一電阻匹配終結。但是這種走線結構使得在不同的信號接收端信號的接收是不同步的。
　　星形拓撲結構可以有效的避免時鐘信號的不同步問題，但在密度很高的PCB板上手工完成布線十分困難。采用自動布線器是完成星型布線的最好的方法。每條分支上都需要終端電阻。終端電阻的阻值應和連線的特征阻抗相匹配。這可通過手工計算，也可通過CAD工具計算出特征阻抗值和終端匹配電阻值。　

　　在上面的兩個例子中使用了簡單的終端電阻，實際中可選擇使用更復雜的匹配終端。第一種選擇是RC匹配終端。RC匹配終端可以減少功率消耗，但只能使用于信號工作比較穩(wěn)定的情況。這種方式最適合于對時鐘線信號進行匹配處理。其缺點是RC匹配終端中的電容可能影響信號的形狀和傳播速度。
　　串聯(lián)電阻匹配終端不會產(chǎn)生額外的功率消耗，但會減慢信號的傳輸。這種方式用于時間延遲影響不大的總線驅動電路?！　〈?lián)電阻匹配終端的優(yōu)勢還在于可以減少板上器件的使用數(shù)量和連線密度。
　　最后一種方式為分離匹配終端，這種方式匹配元件需要放置在接收端附近。其優(yōu)點是不會拉低信號，并且可以很好的避免噪聲。典型的用于TTL輸入信號(ACT,HCT, FAST)。
　　此外，對于終端匹配電阻的封裝型式和安裝型式也必須考慮。通常SMD表面貼裝電阻比通孔元件具有較低的電感，所以SMD封裝元件成為首選。如果選擇普通直插電阻也有兩種安裝方式可選：垂直方式和水平方式。
　　垂直安裝方式中電阻的一條安裝管腳很短，可以減少電阻和電路板間的熱阻，使電阻的熱量更加容易散發(fā)到空氣中。但較長的垂直安裝會增加電阻的電感。水平安裝方式因安裝較低有更低的電感。但過熱的電阻會出現(xiàn)漂移，在最壞的情況下電阻成為開路，造成PCB走線終結匹配失效，成為潛在的失敗因素。

6.3 抑止電磁干擾的方法
　　很好地解決信號完整性問題將改善PCB板的電磁兼容性(EMC)。其中非常重要的是保證PCB板有很好的接地。對復雜的設計采用一個信號層配一個地線層是十分有效的方法。此外，使電路板的最外層信號的密度最小也是減少電磁輻射的好方法，這種方法可采用"表面積層"技術"Build-up"設計制做PCB來實現(xiàn)。表面積層通過在普通工藝 PCB 上增加薄絕緣層和用于貫穿這些層的微孔的組合來實現(xiàn)，電阻和電容可埋在表層下，單位面積上的走線密度會增加近一倍，因而可降低 PCB的體積。PCB面積的縮小對走線的拓撲結構有巨大的影響，這意味著縮小的電流回路，縮小的分支走線長度，而電磁輻射近似正比于電流回路的面積；同時小體積特征意味著高密度引腳封裝器件可以被使用，這又使得連線長度下降，從而電流回路減小，提高電磁兼容特性。

6.4 其它可采用技術
　　為減小集成電路芯片電源上的電壓瞬時過沖，應該為集成電路芯片添加去耦電容。這可以有效去除電源上的毛刺的影響并減少在印制板上的電源環(huán)路的輻射。
　　當去耦電容直接連接在集成電路的電源管腿上而不是連接在電源層上時，其平滑毛刺的效果最好。這就是為什么有一些器件插座上帶有去耦電容，而有的器件要求去耦電容距器件的距離要足夠的小。
　　任何高速和高功耗的器件應盡量放置在一起以減少電源電壓瞬時過沖。
　　如果沒有電源層，那么長的電源連線會在信號和回路間形成環(huán)路，成為輻射源和易感應電路。
　　走線構成一個不穿過同一網(wǎng)線或其它走線的環(huán)路的情況稱為開環(huán)。如果環(huán)路穿過同一網(wǎng)線其它走線則構成閉環(huán)。兩種情況都會形成天線效應(線天線和環(huán)形天線)。天線對外產(chǎn)生EMI輻射，同時自身也是敏感電路。閉環(huán)是一個必須考慮的問題，因為它產(chǎn)生的輻射與閉環(huán)面積近似成正比。

結束語
　　　　高速電路設計是一個非常復雜的設計過程。本文所闡述的方法就是專門針對解決這些高速電路設計問題的。此外，在進行高速電路設計時有多個因素需要加以考慮，這些因素有時互相對立。如高速器件布局時位置靠近，雖可以減少延時，但可能產(chǎn)生串擾和顯著的熱效應。因此在設計中，需權衡各因素，做出全面的折衷考慮；既滿足設計要求，又降低設計復雜度。高速PCB設計手段的采用構成了設計過程的可控性，只有可控的，才是可靠的，也才能是成功的！

如何評估汽車HDI PCB制造商

電子行業(yè)的蓬勃發(fā)展推動了眾多行業(yè)的快速發(fā)展。近年來，電子產(chǎn)品在汽車工業(yè)中的應用日益廣泛。傳統(tǒng)的汽車工業(yè)在機械，動力，液壓和傳動方面進行了更多的努力。但是，現(xiàn)代汽車工業(yè)更多地依賴電子應用，而這些電子應用在汽車中發(fā)揮著越來越重要和潛在的作用。自動電氣化全部用于處理，感測，信息傳輸和記錄，而沒有印制電路板（PCB）則無法實現(xiàn)。由于汽車現(xiàn)代化和數(shù)字化的要求，以及人類對汽車安全性，舒適性，簡單操作和數(shù)字化的要求，PCB已廣泛應用于汽車行業(yè)，高密度互連（HDI）PCB，可能帶有跨層盲孔或雙層結構。
為了實現(xiàn)汽車HDI PCB的高可靠性和安全性，HDI PCB制造商必須遵循嚴格的策略和措施，這是本文重點關注的重點。
汽車PCB類型
在汽車電路板中，可以使用傳統(tǒng)的單層PCB，雙層PCB和多層PCB，而近年來HDI PCB的廣泛應用已成為汽車電子產(chǎn)品的首選。普通HDI PCB與汽車HDI PCB之間確實存在本質區(qū)別：前者強調實用性和多功能性，為消費電子產(chǎn)品提供服務，而后者則致力于可靠性，安全性和高質量。
有必要說明一下，因為汽車涵蓋了汽車，卡車或卡車等各種各樣的汽車，要求對不同的性能期望和功能有不同的要求，所以本文將要討論的法規(guī)和措施只是一些通用規(guī)則，不包括那些規(guī)則。特別案例。
汽車HDI PCB的分類和應用
HDI PCB可以分為單層HDI PCB，雙層積層PCB和三層積層PCB.在此，層是指預浸料的層。
汽車電子產(chǎn)品通常在兩類應用：
a.在與車輛的機械系統(tǒng)（例如發(fā)動機，底盤和車輛數(shù)字控制）配合使用之前，汽車電子控制設備將無法有效運行，特別是電子燃油噴射系統(tǒng)，防抱死制動系統(tǒng)（ABS），防滑控制（ASC） ，牽引力控制，電子控制懸架（ECS），電子自動變速器（EAT）和電子助力轉向（EPS）。

b.可以在汽車環(huán)境中獨立使用且與汽車性能無關的車載汽車設備包括汽車信息系統(tǒng)或車輛計算機，GPS系統(tǒng)，汽車視頻系統(tǒng)，車載通信系統(tǒng)和Internet設備功能，這些功能由HDI PCB支持的設備實現(xiàn)，這些設備負責信號傳輸和大量控制。

對汽車HDI PCB制造商的要求
由于高可靠性和汽車HDI印制電路板的安全性，汽車HDI PCB制造商必須符合高層次要求：
a.汽車HDI PCB制造商必須堅持在判斷或支持PCB制造商的管理水平中起關鍵作用的集成管理系統(tǒng)和質量管理體系。某些系統(tǒng)在被第三方身份驗證之前無法歸PCB制造商所有。例如，汽車PCB制造商必須通過ISO9001和ISO / IATF16949認證。

b.HDI PCB制造商必須具備扎實的技術和較高的HDI制造能力。具體而言，專門從事汽車電路板制造的制造商必須制造線寬/間距至少為75μm/75μm且具有兩層結構的電路板。公認的是，HDI PCB制造商必須具有至少1.33的工藝能力指數(shù)（CPK）和至少1.67的設備制造能力（CMK）。除非獲得客戶的認可和確認，否則不得在以后的制造中進行任何修改。

c.汽車HDI PCB制造商在選擇PCB原材料時必須遵循最嚴格的規(guī)則，因為它們在確定最終PCB的可靠性和性能中起著關鍵作用。
汽車HDI PCB的材料要求
?核心板和半固化片。它們是制造汽車HDI PCB的最基本，最關鍵的元素。當涉及HDI PCB的原材料時，核心板和預浸料是主要考慮因素。通常，HDI核心板和介電層都相對較薄。因此，一層預浸料足以在消費類HDI板上使用。但是，汽車HDI PCB必須依賴于至少兩層預浸料的層壓，因為如果發(fā)生空腔或粘合劑不足，則單層的預浸料可能會導致絕緣電阻降低。之后，最終結果可能是整個板子或產(chǎn)品的故障。
?阻焊膜。作為直接覆蓋在表面電路板上的保護層，阻焊層也起著與核心板和預浸料相同的重要作用。除保護外部電路外，阻焊層在產(chǎn)品的外觀，質量和可靠性方面也起著至關重要的作用。因此，汽車電路板上的阻焊層必須符合最嚴格的要求。阻焊膜必須通過多項有關可靠性的測試，包括儲熱測試和剝離強度測試。
汽車HDI PCB材料的可靠性測試
合格的HDI PCB制造商絕不會認為材料選擇是理所當然的。相反，他們必須對電路板的可靠性進行一些測試。有關汽車HDI PCB材料可靠性的主要測試包括CAF（導電陽極絲）測試，高溫和低溫熱沖擊測試，天氣溫度循環(huán)測試和儲熱測試。
?CAF測試。它用于測量兩個導體之間的絕緣電阻。該測試涵蓋許多測試值，例如層之間的最小絕緣電阻，通孔之間的最小絕緣電阻，埋孔之間的最小絕緣電阻，盲孔之間的最小絕緣電阻以及并聯(lián)電路之間的最小絕緣電阻。
?高溫和低溫熱沖擊測試。此測試旨在測試必須小于一定百分比的電阻變化率。具體而言，該測試中提到的參數(shù)包括通孔之間的電阻變化率，埋孔之間的電阻變化率和盲孔之間的電阻變化率。
?氣候溫度循環(huán)測試。被測板需要在回流焊接之前進行預處理。在-40℃±3℃至140℃±2℃的溫度范圍內，電路板必須在最低溫度和最高溫度下保持15分鐘。結果，合格的電路板不會發(fā)生層壓，白點或爆炸。

?高溫存儲測試。該測試主要針對阻焊層的可靠性，特別是其剝離強度。就阻焊層的判斷而言，該測試被認為是最嚴格的。

根據(jù)以上介紹的測試要求，如果基材或原材料不能滿足客戶要求，則可能會發(fā)生潛在的風險。因此，是否對材料進行測試可能是確定合格的HDI PCB制造商的關鍵因素。
可以使用許多策略和措施來判斷汽車HDI PCB制造商，包括材料供應商認證，過程中的技術條件以及參數(shù)確定和附件的應用等。為尋找可靠的HDI PCB制造商，它們可能是重要的組成部分。確定和判斷其可靠性作為參考。

超實用的高頻PCB電路設計70問答 之四

36、對于全數(shù)字信號的 PCB，板上有一個 80MHz 的鐘源。除了采用絲網(wǎng)（接地）外，為了保證有足夠的驅動能力，還應該采用什么樣的電路進行保護？

確保時鐘的驅動能力，不應該通過保護實現(xiàn)，一般采用時鐘驅動芯片。一般擔心時鐘驅動能力，是因為多個時鐘負載造成。采用時鐘驅動芯片，將一個時鐘信號變成幾個，采用點到點的連接。選擇驅動芯片，除了保證與負載基本匹配，信號沿滿足要求（一般時鐘為沿有效信號），在計算系統(tǒng)時序時，要算上時鐘在驅動芯片內時延。

37、如果用單獨的時鐘信號板，一般采用什么樣的接口，來保證時鐘信號的傳輸受到的影響?。?br />
時鐘信號越短，傳輸線效應越小。采用單獨的時鐘信號板，會增加信號布線長度。而且單板的接地供電也是問題。如果要長距離傳輸，建議采用差分信號。LVDS 信號可以滿足驅動能力要求，不過您的時鐘不是太快，沒有必要。

38、27M,SDRAM 時鐘線（80M-90M），這些時鐘線二三次諧波剛好在 VHF 波段，從接收端高頻竄入后干擾很大。除了縮短線長以外，還有那些好辦法？

如果是三次諧波大，二次諧波小，可能因為信號占空比為 50%，因為這種情況下，信號沒有偶次諧波。這時需要修改一下信號占空比。此外，對于如果是單向的時鐘信號，一般采用源端串聯(lián)匹配。這樣可以抑制二次反射，但不會影響時鐘沿速率。源端匹配值，可以采用下圖公式得到。

39、什么是走線的拓撲架構？

Topology,有的也叫 routing order.對于多端口連接的網(wǎng)絡的布線次序。

40、怎樣調整走線的拓撲架構來提高信號的完整性？

這種網(wǎng)絡信號方向比較復雜，因為對單向，雙向信號，不同電平種類信號，拓樸影響都不一樣，很難說哪種拓樸對信號質量有利。而且作前仿真時，采用何種拓樸對工程師要求很高，要求對電路原理，信號類型，甚至布線難度等都要了解。

41、怎樣通過安排疊層來減少 EMI 問題？

首先，EMI 要從系統(tǒng)考慮，單憑 PCB 無法解決問題。層迭對 EMI 來講，我認為主要是提供信號最短回流路徑，減小耦合面積，抑制差模干擾。另外地層與電源層緊耦合，適當比電源層外延，對抑制共模干擾有好處。



42、為何要鋪銅？

一般鋪銅有幾個方面原因。１，EMC.對于大面積的地或電源鋪銅，會起到屏蔽作用，有些特殊地，如 PGND 起到防護作用。２，PCB 工藝要求。一般為了保證電鍍效果，或者層壓不變形，對于布線較少的PCB 板層鋪銅。３，信號完整性要求，給高頻數(shù)字信號一個完整的回流路徑，并減少直流網(wǎng)絡的布線。當然還有散熱，特殊器件安裝要求鋪銅等等原因。

43、在一個系統(tǒng)中，包含了dsp和 pld，請問布線時要注意哪些問題呢？

看你的信號速率和布線長度的比值。如果信號在傳輸在線的時延和信號變化沿時間可比的話，就要考慮信號完整性問題。另外對于多個 DSP，時 鐘，數(shù)據(jù) 信號走線拓普也會影響信號質量和時序，需要關注。

44、除 protel 工具布線外，還有其他好的工具嗎？

至于工具，除了 PROTEL，還有很多布線工具，如 MENTOR 的 WG2000,EN2000 系列和 powerpcb，Cadence 的 allegro，zuken 的 cadstar,cr5000 等，各有所長。

45、什么是“信號回流路徑”？

信號回流路徑,即 return current。高速數(shù)字信號在傳輸時，信號的流向是從驅動器沿 PCB 傳輸線到負載，再由負載沿著地或電源通過最短路徑返回驅動器端。這個在地或電源上的返回信號就稱信號回流路徑。Dr.Johson 在他的書中解釋，高頻信號傳輸，實際上是對傳輸線與直流層之間包夾的介質電容充電的過程。SI 分析的就是這個圍場的電磁特性，以及他們之間的耦合。

46、如何對接插件進行SI分析？

在 IBIS3.2 規(guī)范中，有關于接插件模型的描述。一般使用 EBD 模型。如果是特殊板，如背板，需要SPICE 模型。也可以使用多板仿真軟件（HYPERLYNX 或 IS_multiboard），建立多板系統(tǒng)時，輸入接插件的分布參數(shù)，一般從接插件手冊中得到。當然這種方式會不夠精確，但只要在可接受范圍內即可。

47、請問端接的方式有哪些？

端接（terminal）,也稱匹配。一般按照匹配位置分有源端匹配和終端匹配。其中源端匹配一般為電阻串聯(lián)匹配，終端匹配一般為并聯(lián)匹配，方式比較多，有電阻上拉，電阻下拉，戴維南匹配，AC 匹配，肖特基二極管匹配。

48、采用端接（匹配）的方式是由什么因素決定的？

匹配采用方式一般由 BUFFER 特性，拓普情況，電平種類和判決方式來決定，也要考慮信號占空比，系統(tǒng)功耗等。

49、采用端接（匹配）的方式有什么規(guī)則？

數(shù)字電路最關鍵的是時序問題，加匹配的目的是改善信號質量，在判決時刻得到可以確定的信號。對于電平有效信號，在保證建立、保持時間的前提下，信號質量穩(wěn)定；對延有效信號，在保證信號延單調性前提下，信號變化延速度滿足要求。Mentor ICX 產(chǎn)品教材中有關于匹配的一些資料。另外《High Speed Digital design a hand book of blackmagic》有一章專門對 terminal 的講述，從電磁波原理上講述匹配對信號完整性的作用，可供參考。

50、能否利用器件的 IBIS 模型對器件的邏輯功能進行仿真？如果不能，那么如何進行電路的板級和系統(tǒng)級仿真？

IBIS 模型是行為級模型，不能用于功能仿真。功能仿真，需要用 SPICE 模型，或者其他結構級模型。